09상태표에서 상태 기계 만들기

1. 상태 기계는 레지스터 하나와 조합 블록 두 개입니다

지금까지 이 과정의 순차 회로는 모두 숫자를 상태로 가진 상태 기계였습니다. 카운터의 상태는 그 count입니다. 좁은 뜻의 상태 기계는 이름 붙은 상태 몇 개를 가지며, 이미 아는 세 부분으로 만듭니다.

출력이 상태에만 의존하면 Moore 기계, 입력도 직접 읽으면 Mealy 기계입니다. 가정은 이 과정의 다른 곳과 같습니다. 클록 하나, 상승 에지, 동기 리셋입니다.

2. 상태표가 코드보다 먼저 모든 것을 정합니다

레지스터 단계·관찰 시점·파형 장의 상승 검출기에서 기억에 이름을 붙입니다. 레지스터 prev 하나가 두 값을 가지므로 상태는 두 개입니다. 마지막 표본이 0이었다는 LOW와 1이었다는 HIGH입니다. 입력은 level이고, 출력 rise는 지금 상승이 보일 때 1입니다.

각 행은 에지 하나입니다. 에지 이전의 상태와 입력, 에지 이후의 상태입니다. rise는 입력을 읽으므로 Mealy 출력입니다. 표는 상태 2개 × 입력 값 2개 = 4행이고, 진리표처럼 코드를 쓰기 전에 모든 조합의 행이 있어야 합니다.

3. 코드는 표를 부분별로 따릅니다

상태표는 RiseFsm.v의 블록 세 개가 됩니다. 표를 옆에 두고 한 부분씩 읽어 보세요.

// 상태표에서 만든 두 상태 상승 검출기.
module rise_fsm (
  input      clock,
  input      reset,
  input      level,
  output     rise,
  output reg pulse,
  output reg state
);
  localparam LOW = 1'b0, HIGH = 1'b1;
  reg next;

  // 다음 상태 논리: 현재 상태마다 분기 하나를 두고, 모든 경로에서 값을 대입한다.
  always @* begin
    case (state)
      LOW:     next = level ? HIGH : LOW;
      HIGH:    next = level ? HIGH : LOW;
      default: next = LOW;
    endcase
  end

  // 상태 레지스터: state에 값을 쓰는 유일한 블록이다.
  always @(posedge clock) begin
    if (reset) state <= LOW;
    else       state <= next;
  end

  // Mealy 출력: 현재 상태와 이번 사이클의 입력을 함께 읽는다.
  assign rise = (state == LOW) & level;

  // rise를 레지스터에 담은 사본: 한 에지 늦게, 한 주기 전체 동안 유지된다.
  always @(posedge clock) begin
    if (reset) pulse <= 1'b0;
    else       pulse <= rise;
  end
endmodule

localparam은 상태에 이름을 줍니다. 상태 두 개는 1비트에, 세 개나 네 개는 2비트에 들어갑니다. case에는 상태마다 분기 하나와 default가 있으므로 net·변수·조합 always 장의 요구대로 모든 경로에서 next가 대입됩니다. 상태 레지스터는 state를 건드리는 유일한 클록 블록이고, 리셋이 기계를 알려진 상태에 놓습니다. 리셋이 없으면 state는 처음에 x이고, case (state)는 어느 이름 붙은 상태와도 일치하지 않아 default 분기에서 next를 LOW로 정합니다. 이때도 level이 0이면 x & 0은 0이므로 rise를 확정할 수 있습니다. level이 1이면 상태가 확정될 때까지 rise는 x입니다. 출력 rise는 상태와 입력에서 배선으로 만들고, pulse는 그것을 레지스터에 담습니다. 실습 문제 rise-pulse가 요구한 판이 이 pulse입니다. 여기서 state를 포트로 내보낸 것은 테스트벤치가 출력할 수 있게 하려는 것뿐이며, 보통 상태 기계는 상태를 안에 감춥니다.

4. 기계를 사이클 단위로 예측합니다

브라우저 모델 rise-detect는 prev를 상태로 둔 이 기계입니다. prev 0이 LOW, prev 1이 HIGH입니다. 모델의 rise는 사이클 시작 시점의 상태와 그 사이클에 넣은 입력으로 계산한, 사이클 동안의 조합 출력입니다. 먼저 몇 사이클 조작해 보세요.

이제 표를 채우세요. 각 사이클을 끝내는 에지 뒤의 prev와 사이클 동안의 rise입니다.

5. 기계를 실행해 상태표와 비교합니다

테스트벤치는 상승 에지 두 번에 걸친 리셋 뒤에 패턴 0111010011을 사이클마다 한 값씩 level에 넣습니다. level은 하강 에지에서 바꾸고 1 시간 단위 뒤에 출력하므로, 각 줄은 한 사이클에 대해 다음을 보여 줍니다.

실행하기 전에 상태표로 열 사이클의 state, rise, pulse 열을 적어 보세요. 패턴에는 1이 세 번 이어지는 구간이 있으므로, 계속 1로 머무는 level을 새 상승으로 세면 안 됩니다.

module tb;
  reg        clock = 0;
  reg        reset = 1;
  reg        level = 0;
  wire       rise, pulse, state;
  reg  [9:0] pattern = 10'b01110_10011;
  integer    i;
  integer    rises = 0;

  rise_fsm dut (.clock(clock), .reset(reset), .level(level), .rise(rise), .pulse(pulse), .state(state));

  always #5 clock = ~clock;

  initial begin
    $dumpfile("dump.vcd");
    $dumpvars(0, tb);
    // 상승 에지 두 번 동안 리셋을 유지하고, 하강 에지에서 해제한다.
    @(negedge clock);
    @(negedge clock) reset = 0;
    for (i = 0; i < 10; i = i + 1) begin
      // 입력은 하강 에지에서 바뀐다. 1 시간 단위 뒤의 출력 줄은 다음 상승 에지 직전의 상태와 이번 사이클의 출력을 보여 준다.
      level = pattern[9 - i];
      #1 $display("cycle %0d: level=%b state=%s rise=%b pulse=%b",
                  i, level, state ? "HIGH" : "LOW ", rise, pulse);
      rises = rises + rise;
      @(negedge clock);
    end
    $display("DONE rises=%0d", rises);
    $finish;
  end
endmodule

실행을 누르고 모든 줄을 예측한 열과 비교하세요. 마지막 줄 DONE rises=3은 테스트벤치가 열 사이클 동안의 rise를 더한 값입니다. 그다음 파형을 엽니다.

출력의 어느 줄이 상태표와 다르면, 먼저 파형에서 그 사이클을 찾고 상태, 다음 상태 논리, 출력 논리 가운데 어느 부분이 틀린 값을 만들었는지 따져 보세요.

6. 파형에는 세 종류의 신호가 서로 다르게 보여야 합니다

상태 기계를 파형에서 확인한다는 것은 각 신호가 어떻게 움직여도 되는지 미리 안다는 뜻입니다.

state가 상승 에지 사이에 바뀌면 감지 목록이 잘못되었거나 클록 블록 밖에서 대입하는 곳이 있는지 확인하세요. always @(posedge clock) 안의 blocking 대입 =는 경쟁 조건을 만들 수 있지만, 그것만으로 블록이 에지 사이에 실행되지는 않습니다. level이 흔들릴 때 rise가 에지 사이에 깜박이면 Mealy 출력으로서 올바른 동작이며, 출력이 한 사이클 내내 안정해야 할 때 레지스터에 담는 까닭이 그것입니다.

7. 전이 하나를 망가뜨리고 다시 검증합니다

상태 기계는 상태표의 모든 행이 맞아야 올바릅니다. 다음 수정을 하나씩 해 보고, 매번 먼저 예측한 뒤 실행하고, 다음 수정 전에 원래 코드로 되돌리세요.

첫 번째 수정은 아래 실습 문제의 시작 코드에 숨겨 둔 오류와 같습니다. 두 번째 수정은 상태의 리셋 값도 계약의 일부라는 것을 보여 줍니다. 리셋 직후 첫 사이클이 무엇과 비교할지를 그 값이 정하기 때문입니다.

8. 같은 출력 기록에서 보는 Moore와 Mealy

방금 실행한 출력에서 rise와 pulse는 같은 사건을 서로 다른 시점에 표시합니다.

출력이 상태만 읽는 기계라면 "방금 상승을 샘플링했다"는 뜻의 상태가 필요합니다. 검출기에 상태 LOW, ROSE, HIGH 세 개를 둡니다. LOW에서 level이 1이면 ROSE로 가고, ROSE에서는 1이면 HIGH로, 0이면 LOW로 돌아가며, Moore 출력은 ROSE에서 1입니다. 이 출력은 에지에서만 바뀔 수 있으므로 Mealy rise보다 한 사이클 늦습니다.

받는 쪽이 무엇을 필요로 하는지로 고릅니다. Mealy 출력은 같은 사이클에 답하지만 입력의 글리치도 그대로 따라갑니다. Moore 출력은 사이클 내내 안정하지만 한 사이클 지연이 생기고, 이 예에서는 상태도 하나 더 필요합니다.

9. 변형: 두 상태 Moore 기계인 토글

표를 바꾸면 같은 세 부분이 다른 기계를 만듭니다. 토글은 상태 OFF와 ON, 입력 t를 가집니다. t가 1이면 다음 상태는 다른 쪽이고, t가 0이면 같은 쪽입니다. 출력 q는 ON에서 1이며 상태만 읽으므로 Moore 기계입니다. 코드에서는 case의 분기와 assign만 바뀝니다. 각 에지 뒤의 q를 예측하세요.

10. 적용: 기계를 고치고, 직접 설계하기

이 장은 실습 문제 두 개로 마무리합니다. 두 번째 문제는 도움이 더 적습니다.

두 번째 문제의 채점은 계약을 지키는 인코딩이면 무엇이든 통과시키며, 실패하면 첫 번째로 틀린 사이클, 에지 전후 어느 시점의 검사인지, 기대값과 실제값을 알려 줍니다.

11. 정리

이런 기계를 구동하는 테스트벤치 기법은 테스트벤치 기법 장에, 신호를 VCD로 기록하는 방법은 파형 기록 장에 있습니다.